Os envases avanzados son un dos máis destacados tecnolóxicos da era "More than Moore".A medida que os chips se fan cada vez máis difíciles e caros de miniaturizar en cada nodo de proceso, os enxeñeiros están a colocar varios chips en paquetes avanzados para que xa non teñan que loitar por reducilos.Este artigo ofrece unha breve introdución a 10 dos termos máis comúns utilizados na tecnoloxía de envasado avanzado.
Paquetes 2.5D
O paquete 2.5D é un avance da tecnoloxía de envasado 2D IC tradicional, que permite unha utilización máis fina das liñas e do espazo.Nun paquete 2.5D, os troqueles desnudos apílanse ou colócanse un ao lado da outra encima dunha capa intermedia con silicio vía vías (TSV).A base, ou capa intermedia, proporciona conectividade entre os chips.
O paquete 2.5D úsase normalmente para ASIC, FPGA, GPU e cubos de memoria de gama alta.2008 viu Xilinx dividir os seus grandes FPGA en catro chips máis pequenos con maior rendemento e conectar estes á capa de interposición de silicio.Os paquetes 2.5D naceron así e, finalmente, foron amplamente utilizados para a integración de procesadores de memoria de ancho de banda elevado (HBM).
Diagrama dun paquete 2.5D
Embalaxe 3D
Nun paquete de IC 3D, os matrices lóxicos apílanse xuntos ou con matrices de almacenamento, eliminando a necesidade de construír grandes System-on-Chips (SoC).As matrices están conectadas entre si por unha capa de interposición activa, mentres que os paquetes de 2.5D IC usan protuberancias condutoras ou TSV para apilar compoñentes na capa de interposición, os paquetes de 3D IC conectan varias capas de obleas de silicio a compoñentes mediante TSV.
A tecnoloxía TSV é a tecnoloxía habilitante clave nos paquetes IC 2.5D e 3D, e a industria de semicondutores estivo utilizando a tecnoloxía HBM para producir chips DRAM en paquetes IC 3D.
Unha vista en sección transversal do paquete 3D mostra que a interconexión vertical entre chips de silicio conséguese mediante TSV de cobre metálico.
Chiplet
Os chiplets son outra forma de empaquetado de IC 3D que permite a integración heteroxénea de compoñentes CMOS e non CMOS.Noutras palabras, son SoC máis pequenos, tamén chamados chiplets, en lugar de SoC grandes nun paquete.
Descompoñer un gran SoC en chips máis pequenos e pequenos ofrece maiores rendementos e custos máis baixos que un único troquel.Os chiplets permiten aos deseñadores aproveitar unha ampla gama de IP sen ter que considerar que nodo de proceso usar e que tecnoloxía usar para fabricalo.Poden usar unha ampla gama de materiais, incluíndo silicio, vidro e laminados para fabricar o chip.
Os sistemas baseados en chiplets están formados por múltiples chiplets nunha capa intermedia
Paquetes Fan Out
Nun paquete Fan Out, a "conexión" dispárase da superficie do chip para proporcionar máis E/S externa.Utiliza un material de moldeo epoxi (EMC) que está totalmente incrustado na matriz, eliminando a necesidade de procesos como o golpe de obleas, o fluxo, o montaxe de chips flip-chip, a limpeza, a pulverización de fondo e o curado.Polo tanto, tampouco é necesaria ningunha capa intermedia, facilitando moito a integración heteroxénea.
A tecnoloxía fan-out ofrece un paquete máis pequeno con máis E/S que outros tipos de paquetes, e en 2016 foi a estrela tecnolóxica cando Apple puido utilizar a tecnoloxía de empaquetado de TSMC para integrar o seu procesador de aplicacións de 16 nm e DRAM móbil nun único paquete para iPhone. 7.
Embalaxe fan-out
Empaquetado a nivel de obleas en fan-out (FOWLP)
A tecnoloxía FOWLP é unha mellora do envasado a nivel de obleas (WLP) que proporciona máis conexións externas para chips de silicio.Implica incrustar o chip nun material de moldeo epoxi e despois construír unha capa de redistribución de alta densidade (RDL) na superficie da oblea e aplicar bolas de soldadura para formar unha oblea reconstituída.
FOWLP proporciona un gran número de conexións entre o paquete e a tarxeta de aplicación, e debido a que o substrato é máis grande que a matriz, o paso da matriz é realmente máis relaxado.
Exemplo de paquete FOWLP
Integración heteroxénea
A integración de diferentes compoñentes fabricados por separado en conxuntos de nivel superior pode mellorar a funcionalidade e mellorar as características operativas, polo que os fabricantes de compoñentes de semicondutores poden combinar compoñentes funcionais con diferentes fluxos de proceso nun único conxunto.
A integración heteroxénea é similar á do sistema en paquete (SiP), pero en lugar de combinar varias matrices nuas nun só substrato, combina varias IP en forma de Chiplets nun só substrato.A idea básica da integración heteroxénea é combinar varios compoñentes con diferentes funcións nun mesmo paquete.
Algúns bloques técnicos na integración heteroxénea
HBM
HBM é unha tecnoloxía de almacenamento de pila estandarizada que proporciona canles de gran ancho de banda para os datos dentro dunha pila e entre a memoria e os compoñentes lóxicos.Os paquetes de HBM apilan a memoria e conéctanas a través de TSV para crear máis E/S e ancho de banda.
HBM é un estándar JEDEC que integra verticalmente varias capas de compoñentes DRAM nun paquete, xunto con procesadores de aplicacións, GPU e SoC.HBM implétase principalmente como un paquete 2.5D para servidores de gama alta e chips de rede.A versión HBM2 agora aborda as limitacións de capacidade e frecuencia de reloxo da versión inicial de HBM.
Paquetes HBM
Capa intermedia
A capa intermediaria é o conduto polo que se pasan os sinais eléctricos desde a matriz ou placa sen múltiples chips do paquete.É a interface eléctrica entre as tomas ou conectores, permitindo que os sinais se propaguen máis lonxe e tamén se conecten a outras tomas da placa.
A capa intermediaria pode estar feita de silicio e materiais orgánicos e actúa como ponte entre a matriz de múltiples matrices e o taboleiro.As capas de interposición de silicio son unha tecnoloxía comprobada con alta densidade de E/S de paso fino e capacidades de formación de TSV e desempeñan un papel fundamental no envasado de chips IC 2.5D e 3D.
Implementación típica dunha capa intermedia particionada do sistema
Capa de redistribución
A capa de redistribución contén as conexións ou aliñacións de cobre que permiten as conexións eléctricas entre as distintas partes do paquete.É unha capa de material dieléctrico metálico ou polimérico que se pode apilar no envase con matriz desnuda, reducindo así o espazo de E/S dos chipsets grandes.As capas de redistribución convertéronse nunha parte integrante das solucións de paquetes 2.5D e 3D, o que permite que os chips delas se comuniquen entre si mediante capas intermedias.
Paquetes integrados mediante capas de redistribución
TSV
TSV é unha tecnoloxía de implementación clave para solucións de envasado 2.5D e 3D e é unha oblea chea de cobre que proporciona unha interconexión vertical a través da matriz de obleas de silicio.Percorre toda a matriz para proporcionar unha conexión eléctrica, formando o camiño máis curto dun lado ao outro da matriz.
Os orificios pasantes ou vías son gravados a unha certa profundidade desde a parte frontal da oblea, que despois se illa e énchese depositando un material condutor (xeralmente cobre).Unha vez que o chip está fabricado, dilúese desde a parte traseira da oblea para expor as vías e o metal depositado na parte traseira da oblea para completar a interconexión TSV.
Hora de publicación: 07-07-2023